книги / Электроника электрофизические основы, микросхемотехника, приборы и устройства

Глава 8

ПОСЛЕДОВАТЕЛЬНОСТНЫЕ УСТРОЙСТВА

8Л. Структура и описание последовательностных устройств

В классических алгоритмах цифровой обработки выходные сигна­ лы преобразователей определяются совокупностью значений входных величин на данном интервале времени, как в комбинационных устройст­ вах (КЦУ), а также на конечном числе предшествующих интервалов. Цифровой преобразователь, обладающий свойством памяти, называют п о с л е д о в а т е л ь н о с т н ы м ц и ф р о в ы м у с т р о й с т в о м (ПЦУ). Последовательность предшествующих состояний преобразователя фиксируется и хранится в запоминающем устройстве, представляющем собой совокупность элементов памяти (рис.8.1).

Рис. 8.1. Структура последовательностного устройства

Функционирование ПЦУ характеризуется уравнениями состояния, содержащими логические соотношения двух типов:

• зависимости выходных величин уя от входных хг и переменных zk

состояний в такте п, называемой ф у н к ц и е й				в ы х о д о в :
Л,П~	ГГ (■*■"	тП ггП	«	\
УI	М \*1	,Z2 v>	Zk J ,
Уд =		* Г * * 2 . ~ .	Zk)>

зависимости переменных состояния в такте (н+1) от величин в так­ те пуназываемой ф у н к ц и е й п е р е х о д о в :

«+1 = f 1х п п

« и

л \

Первый тип уравнений описывает процедуру формирования сигн; лов комбинационным устройством, а второй характеризует состояние эле ментов памяти.

Отличительным признаком последовательностного устройства сл\ жит наличие запоминающих элементов памяти (ЭП), включенных в цепь обратной связи и задерживающих сигналы на один такт обработки. В ря ie устройств цепи ОС не содержат специальных запоминающих элементов, а запаздывание сигналов обратной связи осуществляется за счет задержки их распространения в элементах.

Переменные z характеризуют внутреннее состояние системы и опре деляют общее число возможных состояний КЦУ. При наличии к запоми­ нающих ячеек число состояний устройства 7VZ=2*.

Наряду с описанием ПЦУ с помощью логических соотношений (формул) применяются следующие способы их представления:

1)таблица состояний, объединяющая таблицы выходов и переходов:

2)граф автомата или микропрограммы его работы.

Всоответствии со структурной схемой и описанием последовате 1ь- ностного устройства алгоритм его работы можно представить следующим образом: в начальный момент / = 0 состояние системы характеризуется на бором внутренних z*(0) и выходных yq(0) переменных; затем через равные интервалы времени в моменты t=T92Т,...,пТ последовательно на вход по­ ступают сигналы хг(кТ)9которые изменяют выходные сигналы yq (кТ) уст ройства и его внутреннее состояние zk(kT).

Взависимости от способа изменения состояния (переключения) можно выделить следующие типы ПЦУ:

•асинхронные (нетактируемые), в которых переключение происхо­ дит непосредственно при поступлении информационных сигналов;

•синхронные (тактируемые), в которых запись информации осуще­ ствляется только при подаче синхронизирующего сигнала с (clock).

Характеристики последовательностных устройств полностью анало­ гичны характеристикам ЦИС (входные, проходные, выходные), соответст­ венно аналогичными являются и типовые параметры. Один из важных па­ раметров последовательностного устройства - число внутренних перемен­ ных z, определяющих количество запоминающих элементов.

Классификацию последовательностных устройств проводят по раз­ личным признакам, причем наиболее распространенным является их раз­ деление по назначению: триггерные системы (триггеры), регистры, счет­ чики и т.п.

Синтез последовательностных устройств заключается в выборе вила запоминающего элемента (как правило, используется RS-триггер с устано­ вочными входами) и синтезе комбинационной части посредством совмест­ ного решения уравнений, заданных функциями выходов и переходов.

Исходными данными для логического синтеза ПЦУ являются: 1 ) описание алгоритма его функционирования;

2)библиотека логических элементов и запоминающих ячеек;

3)требования к электрическим параметрам.

Всинтезе можно выделить ряд структурных и логических этапов:

•блочный синтез, представляющий собой декомпозицию алгоритми­ ческого описания на ряд фрагментов (блоков);

•переход к структурному описанию;

•поразрядное разбиение, т.е. разделение многоразрядной структуры на одноразрядные ячейки;

•формулировка выходов и условий возбуждения элементов памяти, т.е. выбор типа триггеров и запись уравнений через входные, вы­ ходные и внутренние переменные;

•построение матрицы переходов и выходов;

•минимизация числа внутренних состояний;

•реализация ЗУ, т.е. выбор типа памяти и управляющих устройств;

•кодирование внутренних состояний.

Распространенными типичными последовательностными устройст­ вами являются счетчики, регистры и генераторы заданных последователь­ ностей импульсов. Обычно их проектируют на базе типовых триггерных систем, содержащих /üS-триггеры с установочными входами и комбинаци­ онную схему, обеспечивающую заданную логическую функцию.

8.2. Триггерные системы (триггеры)

Триггерная система, обычно называемая т р и г г е р о м определен­ ного типа (например, задержки), состоит из одной или нескольких триг­ герных ячеек, объединенных посредством комбинационных схем (КС). Триггерная ячейка, базирующаяся на элементе памяти, имеет единствен­ ную внутреннюю переменную z = Q, принимающую два возможных значе­ ния: 0 и 1. Выходная величина совпадает с переменной состояния у = Q. Как правило, триггер имеет взаимно дополняющие выходы: прямой Q и инверсный Q .

Входные управляющие сигналы разделяют по выполняемой ими ро­ ли на информационные (логические), подготовительные (разрешающие), исполнительные (командные).

Тип триггера определяется его логическим уравнением, получаемым из таблицы состояний, которая содержит значения выходного сигнала Q (я+,) в (н+1)-м такте в зависимости от информационных сигналов Х {п) и

предшествующего состояния Q (и). Для обозначения типа триггера исполь­ зуют наименования информационных входов RS, Ж, T, D.

Разновидности комбинационных схем позволяют реализовать мно­ жество триггерных систем. Общее количество различных триггеров с р

входами можно рассчитать по формуле т = 52р, т. е. число одновходовых триггеров Ш\ =25, двухвходовых тг=625 (большая часть из них на практи­ ке не используется). Разработано и применяется множество потенциаль­ ных триггеров, отличающихся выполняемой функцией, аппаратными за­ тратами, быстродействием, функциональной надежностью. Используется несколько классификационных признаков триггеров:

•реализуемая функция (универсальные Ж , задержки D, счетные Т ),

•способ управления (асинхронные, синхронные), при этом синхро­ низируемые могут переключаться уровнем, фронтом или срезом тактового синхросигнала);

•число информационных входов (не включающих вход тактирую­ щего сигнала или синхроимпульса);

•число тактов управления, разделяющих операции выполнения ло­

гической функции и запоминание информации (однотактные, двухтактные);

Наиболее распространенными являются универсальные Ж-триггеры, D-триггеры задержки, Г-триггеры со счетным входом и тактируемые ÆST-триггеры.

Параметры триггера - уровни напряжений и токов единичного и ну­ левого уровней, коэффициент объединения по входу, коэффициент раз­ ветвления по выходу, потребляемая мощность - совпадают с параметрами логических элементов, входящих в его схему. К характерным параметрам триггеров относят:

1)число однотипных ЛЭ в реализации (аппаратные затраты);

2)время переключения или максимальная частота переключений;

3)требования к синхроимпульсу (уровню, длительности, фронтам). Одноступечатая триггерная система содержит элемент памяти (асин­

хронный ÆS-триггер), который охвачен цепью обратной связи, включаю­ щей комбинационную схему (рис.8.2).

Рис. 8.2. Общая структура триггера

Функционирование базового асинхронного /^S-триггера характериз) ет полученная по таблице состояний (см.табл.6.2) логическая формула

QnU = RSQ" vR SQ ” v RSQ" v RSQ" v RSQ",

при записи которой запрещенные состояния приняты единичными. Преоб­ разование приводит логическую формулу к виду Qn+l = S v RQn. Для ана-

лиза работы триггера удобно использовать сокращенную таблицу его со­ стояний (табл.8.1).

			Таблица 8.1
	Сокращенная таблица переходов ^5-триггера
R"	5й	о ™	Режимы
0	0	Q"	Хранение
0	1	1	Установка
1	0	0	Сброс
1	1	н/о	Запрещенные

Переключение асинхронного триггера (установка или сброс) начина­ ется непосредственно в момент поступления соответствующего сигнала на информационные входы, и уровень выходного сигнала устанавливается спустя интервал времени гпер. Таким образом, на выходе некоторое время существует ложный сигнал, который может накапливаться в цепочке триг­ геров и приводить к логическим ошибкам функционирования устройства.

Другим недостатком асинхронного триггера является низкая поме­ хоустойчивость, обусловленная его срабатыванием в произвольный мо­ мент времени при изменении уровня напряжений на информационных входах, в том числе за счет помехи.

Для исключения ложного срабатывания применяют временное «стро­ бирование», т. е. переключение после завершения переходных процессов только во время действия разрешающего (стробирующего) импульса, ко­ торый задает такт работы устройства и обеспечивает синхронное (одно­ временное) переключение всех триггеров, называемых с и н х р о н н ы м и . Синхронизация работы триггеров повышает их помехоустойчивость, так как информационные входы являются активными только во время дейст­ вия коротких синхроимпульсов.

Синхронный RS-триггер (RST) состоит из базового асинхронного триггера и комбинационной схемы из двух логических элементов И (рис.8.3,а).

& R i	R т	Q
& S,	S	в
а)		(

Рис, 8.3. Структура синхронного Я5-триггера (а), форма синхроимпульса (б) и обозна­ чения синхронизации уровнем (б), фронтом ( г \ спадом (б)

Сигналы на информационных входах устанавливаются до подачи синхроимпульса. При любых наборах информационных сигналов Я, S и нулевом уровне синхросигнала (с = 0) непосредственно на входах элемента памяти (асинхронного /^-триггера) имеем /?, = 0; 5, = 0 и триггер находит­

ся в режиме хранения (табл.8.2). Если с = 1, то триггер функционирует как базовый асинхронный RS-триггер.

					Таблица 8.?
	Состояния и переходы синхронного ^-триггера
С	R n	\	S"	Q n+1	Режим
0		Любые		0 я	Хранения
1	Повторяет таблицу состояний асинхронного RS-триггера

Триггер со статическим управлением срабатывает при достижении тактирующим сигналом уровня переключения Un логических элементов (рис.8.3,б). Информационные входы триггера со статическим управлением (рис.8.3,в) имеют активное состояние в течение интервала времени tc при наличии высокого уровня тактирующего сигнала.

Структуры регистровых и пересчетных схем строят на основе одно­ типных тактируемых триггеров со статическим или динамическим управ­ лением, обеспечивающим одновременное срабатывание всех ячеек. В триг­ герах с динамическим управлением комбинационная схема разрешает их переключение только во время действия фронта Uc°'\ т.е. перехода на пряжения от U0 к U ] (рис.8.3,г) или спада Dc1,0 (рис.8.3,б) тактирующего синхроимпульса.

В цифровых системах широко распространены триггеры задержки с одним информационным входом. В D-триггере (Delay - задержка) сигнал Q на выходе повторяет входной сигнал предшествующего интервала (табл.8.3).

Таблица 8.3

Состояния D-триггера

if

ОТ'

00

11

Триггер осуществляет задержку (запоминание) двоичного разряда на заданный интервал to, определяемый положением тактирующего им­ пульса. Тактируемый D-триггер можно получить на основе синхронного /tô-триггера (RST), если сигнал D подать на его установочный вход S и через инвертор на вход сброса R (рис.8.4,а).

D

С

т

Q

с

«) Г

Рис. 8.4. Структура D-триггера (а), временные диаграммы (б) и обозначение (в)

Если в такте п состояние входа D изменилось с i f на U] (рис.8.4,б), то до прихода синхроимпульса на выходе сохраняется предшествующее состояние Qn = 0, так как информационные входы RST не активизированы. Выходной сигнал изменится с приходом синхроимпульса, т.е. с задержкой to, и сохранится в (п+ 1 )-м такте.

Схема на D-триггерах, позволяющая фиксировать комбинацию дво­ ичных разрядов и хранить ее после изменения входных сигналов, носит на­ зывание з а щ е л к и (latch). В стандартных ИМС D-триггеров (рис.8.4,в) обычно предусмотрены установочные входы для предварительной уста­ новки всех ячеек в нулевое или единичное состояние. Находят применение также триггеры задержки с динамическим управлением, которые изменяют свое состояние при перепаде уровня синхроимпульса.

В одноступенчатых триггерах записываемая информация появляется на выходе с задержкой, зависящей от переходных процессов во всей цепи прохождения сигнала. Для правильного функционирования ряда цифровых устройств (например, запоминающих) требуется получение (чтение) ин­ формации в строго определенные моменты времени.

Двухступенчатый триггер, базирующийся на двух элементах памяти, служит для разделения процессов записи и воспроизведения информации. Запись информации в первую ступень, т.е. ведущий (Master) триггер, про­ изводят в первом такте по синхроимпульсу а во второй ведомый эле­ мент (Slave) - в следующем такте по задержанному во времени синхроим­ пульсу с2(двухступенчатые триггеры называют также двухтактными).

Структурную схему триггера с двухтактным управлением можно реализовать как каскадное соединение тактируемых /tô-триггеров, причем на первый триггер сигнал синхронизации поступает непосредственно, а на второй - через инвертор (рис.8.5,а).

а)

Рис. 8.5. Двухступенчатый триггер (а) и его обозначение (б)

В приведенной структуре реализован принцип разделения во време­ ни записи и хранения данных. После установки сигналов на информацион­ ных входах их запись в первую ступень осуществляется в момент начала синхроимпульса с (по фронту), а перезапись во вторую —в момент оконча­ ния синхроимпульса (по срезу).

До прихода тактового импульса (с = 0) ведущий триггер T(М) нахо­ дится в режиме хранения Q\ ”+| = Q\ " С приходом тактового импульса при с = 1 входы ведущего триггера активизируются и в запоминающий элемент заносятся поданные на вход данные. Входы ведомого триггера в это время

блокированы сигналом синхронизации низкого уровня, поступающим че­ рез инвертор. С прекращением тактового импульса запираются входы ве­ дущего триггера и активизируются входы ведомого Т(5). В его запоми­ нающую ячейку заносятся данные, принятые ведущим триггером.

Функциональное назначение триггера определяется структурой пер­ вой ступени. Двухступенчатость отражена в обозначении ТТ (рис.8.5,б).

Наиболее универсальным из всех типов триггеров является Ж триггер, структура которого может быть реализована на основе двухсту­ пенчатого /tô-триггера с использованием комбинационной схемы, осуще­ ствляющей обратную связь с его выходов на входы (рис.8.6,а).

Рис. 8.6. Структура Ж-триггера (а) и его обозначение (б)

Включение элементов ИЛИ в цепи обратной связи позволило орга­ низовать входы J {Jump - переброс) и К {Keep - удержание), а также уст­ ранить неопределенность в состояниях базового ÆS-триггера. При поступ­ лении на вход комбинации J ~\, К =1 на его выходе устанавливается со­ стояние, противоположное предшествующему (табл.8.4).

		Таблица 8.4			Таблица 8.5
Состояния Ж-триггера			Состояния счетного трипера
г	к”	<У+‘	Г	_ я	<Г‘
0	0	Я	0	0	0	1
0	1	0	1	0	1
1	0	1	0	1	1
1	1	____ я ____	1	1	0

Всоответствии с таблицей состояний функционирование Ж-триггера описывает логическая формула Qn+] - J nQ n \sK nQn Для расширения воз­ можностей построения схем на ИМС Ж-триггеров (рис.8.6,б) в нем преду­ смотрены установочные входы и дополнительные элементы на входе (схе­ мы И, ИЛИ).

Впересчетных устройствах применяют триггеры со счетным входом (Г-триггер), которые изменяют свое состояние на противоположное при поступлении на вход Т единичного сигнала (табл.8.5).

Всоответствии с таблицей состояний имеем логическую формулу

Qn+1- T Q n \/TQ n, сопоставление которой с формулой Ж-триггера пока­ зывает, что счетный триггер просто реализуется на основе универсального

триггера (рис.8.7,а), на информационные входы которого поданы единич­ ные сигналы.

J	тт	Q	т
с
		с—
к			Î - C = 1 --------
		в )

Рис. 8.7. Реализация счетного триггера (а) и его временные диаграммы (б)

Фактически изменение состояния Г-триггера происходит при пере­ ходе входного сигнала с нулевого на единичный уровень (рис.8.7,б), т.е. по его фронту.

Промышленность выпускает Ж-> RS- и Г-триггеры в виде завершен­ ных ИМС, содержащих два или четыре прибора с дополнительными вхо­ дами и комбинационными схемами И, ИЛИ в одном корпусе. Многие ИМС комбинационных устройств (мультиплексоров, преобразователей ко­ дов, сумматоров) на кристалле имеют триггеры для возможности хранения промежуточных результатов.

8.3. Регистры

Р е г и с т р о м называют устройство, выполненное на основе объе­ динения триггеров и предназначенное для хранения цифровых кодов, сдвига чисел, преобразования параллельного представления кода в после­ довательный и выполнения других операций с двоичными числами. Структура регистра представляет собой упорядоченную последователь­ ность триггерных ячеек и комбинационную схему, обеспечивающую ввод, вывод и выполнение логических преобразований. Обычно в регистрах ис­ пользуют универсальные Ж-триггеры или D-триггеры задержки.

По способу ввода чисел регистры делят на последовательные, парал­ лельные и комбинированные, а по функциональному назначению выделя­ ют регистры памяти (накопительные) и сдвига.

Р е г и с т р ы п а м я т и предназначены для хранения двоичной ин­ формации небольшого объема: байта (8 бит) или двухбайтового слова (16 бит). Структурно они представляют собой набор п синхронных D-триггеров, каждый из которых предназначен для хранения одного разряда двоичного числа, и комбинационных схем совпадения для разделения операций записи и чтения (рис.8.8). Ввод кода двоичного числа X = (.хп... х2*0 осуществля­ ется одновременно во все разряды при подаче единичного сигнала на вход синхронизации с\. Вывод хранимого кода на шину У производят через вы­ ходные схемы совпадения при подаче единичного сигнала на вход разре­ шения чтения с2.

ci

Рис. 8.8. Структура регистра памяти

Информацию из регистра можно считывать многократно без ее ра > рушения. Для установки регистра в начальное (нулевое) состояние исполь зуют объединенные входы (сброса) триггеров R. Для получения числа в обратном коде следует организовать съем сигналов с инверсных выходог триггеров. Наращивание разрядности регистров памяти получают добав лением аналогичных регистров и объединением соответствующих входов синхроимпульсов и сброса.

Р е г и с т р ы	с д в и г а предназначены для выполнения разнооб­
разных операций:	приема, хранения и выдачи двоичных чисел в последо­

вательном или параллельном кодах, сдвига кода вправо или влево на за данное число разрядов, задержки передаваемой информации на т тактов В этих регистрах с приходом каждого тактового импульса происходит вве дение разряда двоичного числа в первый триггер и перезапись (сдвиг) со­ держимого последующих триггеров на один разряд вправо.

Структура и-разрядного регистра сдвига представляет собой каскад ное соединение гг двухступенчатых триггеров, в которых прием и передача информации разделены во времени. В трехразрядном регистре сдви:а вправо (рис.8.9,а) младший разряд вводимого числаX = (х2 ххх0), например X = 101, подается на вход и записывается в первую ячейку в момент окон­ чания первого синхроимпульса.

Рис. 8.9. Структура однонаправленного регистра сдвига {а) и временная диаграмма (б)

С приходом следующего сигнала синхронизации (рис.8.9,б) единица из ячейки первого разряда переносится в следующую, а в нее заносится следующий разряд числа х х= 0. За три такта в регистр будет записано трех­ разрядное число, т.е. на выходах ячеек образуются сигналы Q2= 1, Q\ “ О, Qo = 1. За следующие три такта хранимое число может быть выведено в последовательном коде на выход Y.